Cours Mémoires en PDF (Intermédiaire)

Les Mémoires. Composants électroniques organisant le stockage d'informations accessibles par adresse, pilotés par un décodeur et des signaux Lecture/Écriture (Read/Write). Intégration au sein d'un système à microprocesseur : la mémoire interagit directement avec l'unité de traitement via bus d'adresse, bus de données et lignes de commande. Support pédagogique structuré fourni par l'Université Paul Sabatier, adapté au niveau intermédiaire.

🎯 Ce que vous allez apprendre

• Classification des mémoires : distinction entre mémoires mortes (ROM, EEPROM, Flash) et vives (SRAM, DRAM) et leurs usages.
• Fonctionnement d'accès : rôle du décodeur d'adresses et des signaux Lecture/Écriture pour sélectionner et lire/écrire un mot.
• Mémoires synchrones vs asynchrones : comparatif des modes d'accès et impact sur les performances, avec un exemple sur SDRAM.
• Caractéristiques physiques : largeur de mot, tension, capacité et conditionnement (SIMM, DIMM).
• Bus et fiabilité : architecture des bus adresse/données/commandes, débit et introduction au contrôle d'erreur ECC.
• Hiérarchie et gestion : organisation des niveaux cache/DRAM/stockage et implications architecturales.

📑 Sommaire du document

• Introduction
• Principes de l'adressage mémoire
• Opérations de lecture et d'écriture
• Gestion de la mémoire par le système
• Organisation et hiérarchie de la mémoire centrale
• Contrôleur mémoire (Chipset) et comparatifs

Pourquoi télécharger ce cours PDF sur les mémoires ?

Le PDF fournit un support pédagogique structuré, contenant schémas, exemples chiffrés, exercices d'application et comparatifs techniques utiles pour travaux pratiques et préparation d'examens en architecture matérielle. Le document est adapté au niveau intermédiaire et permet un accès hors ligne ainsi que l'annotation des schémas pour un apprentissage actif.

Principes de l'adressage mémoire

L'adressage détermine la capacité accessible via le nombre de bits d'adresse ; n bits d'adresse permettent d'adresser 2ⁿ emplacements distincts. La capacité totale dépend également de la largeur du mot (nombre de bits de données) et de l'alignement des accès.

Calcul de capacité et adressage

Une mémoire de 1 Ko nécessite 10 bits d'adresse (210).

Formule générale :
Capacité (octets) = 2n × (largeur_du_mot_bits / 8)

Exemple :
n_bits_adresse = 20, largeur_du_mot_bits = 8
Capacité = 220 × (8/8) = 1 048 576 octets (1 MiB)

La taille du mot (8/16/32/64 bits) conditionne directement la largeur du bus de données et le débit binaire effectif entre mémoire et processeur. Un bus plus large permet de transférer plus d'octets par cycle, réduisant le nombre d'accès nécessaires pour de larges structures de données. En pratique, la taille du mot influe aussi sur l'alignement en mémoire, la fragmentation et l'efficacité des transferts DMA et des caches.

Organisation et hiérarchie de la mémoire centrale

La pyramide mémoire combine registres, caches L1/L2/L3, mémoire centrale (DRAM) et stockage secondaire pour équilibrer coût, latence et capacité. Les caches explo i tent la localité temporelle et spatiale pour réduire les accès à la mémoire centrale ; les politiques d'allocation, de remplacement et de prélecture déterminent le rendement observé. Le système d'exploitation et le matériel collaborent pour gérer l'espace d'adressage, le mapping des pages et les politiques d'alignement, ce qui influence directement la performance applicative.

Détail des opérations de lecture et d'écriture

Définition. La lecture consiste à récupérer une information à partir d'une adresse fournie par l'unité de traitement ; l'écriture consiste à stocker une donnée à l'adresse désignée. Ces opérations constituent le cycle de lecture/écriture et impliquent la coordination du système à microprocesseur, du contrôleur mémoire et des temporisations physiques.

Les opérations sont contrôlées par plusieurs bits de contrôle et lignes de commande ; voici les rôles essentiels :

• Bits d'adresse : sélectionnent la cellule ou la plage d'octets ciblée.
• Chip Select / CS (ou CE) : active le composant mémoire ciblé sur le bus.
• Read/Write (R/W) ou WE : définissent la direction du transfert (lecture ou écriture).
• Output Enable (OE) : contrôle la mise en sortie des données lors d'une lecture.
• RAS/CAS : pour la DRAM, division rangée/colonne permettant d'optimiser l'adressage des cellules.
• Horloge : pour les mémoires synchrones, cadence les phases de capture et de validation des données.
• Bits ECC et flags : signalent ou corrigent les erreurs détectées lors du transfert.

Le cycle de lecture et d'écriture

1. Le processeur place l'adresse sur le bus d'adresses et active le Chip Select correspondant.
2. Pour une DRAM, le signal RAS active une rangée entière ; la ligne de colonne est ensuite définie.
3. Le signal CAS sélectionne la colonne ; la mémoire met les données correspondantes sur le bus de données.
4. En lecture, OE permet la sortie des bits vers le processeur ; en écriture, WE autorise l'écriture depuis le processeur vers la cellule ciblée.
5. Le contrôleur applique les temporisations nécessaires (latences RAS/CAS, délais de stabilisation) et déclenche le rafraîchissement si nécessaire.

Signaux et niveaux électriques

La mémoire restitue l'information sous forme de signaux électriques modulés en niveaux logiques (tensions) sur les lignes d'adresses, de données et de commande. Les seuils de tension, les états de haute impédance et les caractéristiques d'impédance doivent respecter les normes électriques du système à microprocesseur pour assurer l'intégrité des transferts. Ces signaux conditionnent la compatibilité entre l'unité de traitement, le contrôleur mémoire et les modules physiques, et permettent la détection d'erreurs via des mécanismes comme l'ECC.

Les différents types de mémoires mortes (ROM)

Les mémoires mortes conservent un contenu initialement programmé et sont utilisées pour le code d'amorçage, microprogrammes et tables immuables. Certaines variantes acceptent une programmation unique ou répétée selon la technologie, ce qui les rend adaptées à des besoins différents en conception matérielle.

Types de mémoires mortes

• ROM (Read-Only Memory) : contenu gravé en production, non modifiable en service.
• PROM (Programmable ROM) : programmable une seule fois après fabrication.
• EPROM (Erasable PROM) : effaçable par exposition UV, puis reprogrammable.
• EEPROM : effaçable et reprogrammable électriquement, permet mises à jour en champ.

Gestion de la mémoire par le système

La gestion de la mémoire par le système d'exploitation inclut pagination, segmentation, allocation et swapping. Le pilote mémoire et le noyau réalisent le mapping entre adresses virtuelles et physiques, gèrent les tables de pages et les fautes de page, et orchestrent les protections d'accès. Cette couche logicielle collabore étroitement avec le matériel — contrôleurs et MMU — pour optimiser l'usage de la RAM physique, préserver l'isolation des processus et garantir la cohérence lors d'accès concurrents ou via DMA. La gestion de la mémoire influe directement sur la latence, la bande passante et la robustesse des applications en environnement embarqué ou serveur.

Interaction entre Mémoire et Microprocesseur

Dans un système à microprocesseur, l'unité de traitement accède à la mémoire via un contrôleur mémoire et des bus partagés. Le processeur émet des adresses et des commandes ; la mémoire répond par la mise en place des données sur le bus de données, en respectant des timings stricts. Les contrôleurs introduisent éventuellement des états d'attente, gèrent le rafraîchissement DRAM et orchestrent l'accès simultané de périphériques via DMA. La hiérarchie mémoire réduit la latence perçue, tandis que la cohérence cache et les politiques de prélecture influent sur la bande passante effective et le comportement des applications.

Comparatif technique : SRAM vs DRAM

Tableau synthétique des différences opérationnelles et architecturales entre SRAM et DRAM, utile pour choisir une solution selon contraintes de coût, performance et densité.

Hiérarchie et performance des systèmes de stockage

La pyramide mémoire équilibre coût, latence et capacité. Les caches réduisent les accès à la mémoire centrale en exploitant la localité ; les politiques d'allocation et de remplacement déterminent le rendement observé. Le partitionnement matériel et les interactions avec le système d'exploitation doivent être pris en compte pour une gestion efficace des espaces d'adressage et des pages mémoire.

Le rôle du contrôleur mémoire (Chipset)

Le contrôleur fait l'interface entre processeur et modules mémoire : orchestration des cycles d'adresse, des signaux de commande et du transfert des bits sur le bus. Il gère la synchronisation, les temporisations d'accès et, si présent, le rafraîchissement de la DRAM. Fonctions avancées : ECC, interleaving, prélecture et réordonnancement d'accès pour améliorer latence et bande passante.

👤 À qui s'adresse ce cours ?

Public cible

Étudiants en architecture des ordinateurs et techniciens cherchant à approfondir la compréhension des différents niveaux de mémoire et leurs implications architecturales.

Prérequis

Notions de logique numérique et d'architecture processeur (niveau intermédiaire), connaissance des bus et de la logique combinatoire.

❓ Foire Aux Questions (FAQ)

Quelle est la différence entre SRAM et DRAM ? La SRAM conserve l'information dans des bascules et n'exige pas de rafraîchissement périodique, offrant des temps d'accès courts adaptés aux caches ; la DRAM stocke la charge sur des condensateurs et nécessite des cycles de rafraîchissement, privilégiée pour la mémoire centrale en raison de sa densité.

À quoi sert le contrôle ECC ? L'ECC ajoute des bits de redondance permettant de détecter et corriger certaines erreurs à la volée, améliorant la fiabilité dans les environnements où l'intégrité des données est critique.

Télécharger le cours PDF complet sur l'architecture des mémoires

Le PDF regroupe l'ensemble des sections présentées, des schémas détaillés et des exercices corrigés. Il est adapté aux travaux dirigés et à la révision avant examen ; le téléchargement permet un accès hors ligne et l'annotation des schémas pour un apprentissage actif.